Аннотация результатов, полученных в 2022 году
В настоящем отчетном периоде разработаны метод выявления функциональных сбоев на уровне КМДП транзисторов и методы локализации кратковременной и константной неисправностей в самосинхронной (СС) схеме до уровня блока, устройства, элемента. Функциональные сбои разделяются на логические сбои и отказы. Исследования показали, что отказы в цифровых микросхемах появляются на несколько порядков реже, чем логические сбои, которые имеют временный характер. В СС-схемах, традиционно использующих парафазное кодирование информации, однократный логический сбой проявляется как изменение состояния одной компоненты парафазного сигнала. В результате спейсерное состояние парафазного сигнала становится рабочим, а рабочее – спейсерным или антиспейсерным (Соколов И.А., Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г. Сравнение сбоеустойчивости синхронных и самосинхронных конвейерных схем. Международная научно-техническая конференция «Автоматизация» (RusAutoCon-2022), Сочи, 2022, c. 217-222. doi: 10.1109/RusAutoCon54946.2022.9896353). Предложенный метод индицирования антиспейсерного состояния как спейсерного и индикаторные элементы, обеспечивающие такую реализацию, позволили дифференцировать характер сбоя (в рабочей фазе сбойный парафазный сигнал индицируется как находящийся в спейсере, а в спейсерной фазе – как находящийся в рабочем состоянии) и приостановить работу СС-схемы до исчезновения сбоя. Разработанный метод улучшает сбоеустойчивость СС-схем конвейерного типа, объединяющих в себе разные классы цифровых устройств: комбинационную логику, арифметические устройства, триггеры, регистры и т.д. В совокупности с предложенными схемотехническими реализациями регистров хранения (Y. Diachenko, Y. Shikunov, N. Morozov, D. Diachenko, D. Stepchenkov. Self-Timed Storage Register Cases, IEEE 23rd International Conference of Young Professionals in Electron Devices and Materials (EDM), 2022, pp. 436-439, doi: 10.1109/EDM55285.2022.9855019) он обеспечил существенное повышение сбоеустойчивости СС-схем. Несмотря на аппаратную избыточность СС-конвейера, он оказывается до 9,4 раза более устойчивым к однократным кратковременным логическим сбоям, чем его синхронный аналог (И.А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Н. В. Морозов, Д. Ю. Степченков, Д. Ю. Дьяченко. Анализ сбоеустойчивости самосинхронного конвейера. Системы и средства информатики, 2022, Т. 32, №4. С. 4-13; Соколов И.А., Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г. Сравнение сбоеустойчивости синхронных и самосинхронных конвейерных схем. Международная научно-техническая конференция «Автоматизация» (RusAutoCon-2022), Сочи, c. 217-222. doi: 10.1109/RusAutoCon54946.2022.9896353). Разработана методология проектирования робототехнических комплексов в базисе глобально асинхронных, локально произвольных (Globally Asynchronous Locally Arbitrary, GALA) систем. Исследованы варианты организации асинхронного интерфейса глобального уровня GALA-систем и подготовлены научно-технические требования к их реализации. Разработка GALA систем может быть выполнена автоматически на основе существующих синхронных прототипов. Глобальная асинхронность стоит недорого (не более 5-6% от оборудования синхронных систем). Как правило, надежное взаимодействие цифровых устройств, в данном случае компонентов робототехнических комплексов, может быть реализовано наиболее эффективным способом на базе асинхронных интерфейсов. Асинхронный интерфейс обеспечивает возможность обмена информацией устройств с существенно разным быстродействием. В зависимости от целей, которые ставит перед собой разработчик конкретной робототехнической системы (РС), например, с позиций требуемой надежности, на локальном уровне он может использовать аппаратуру с синхронным, асинхронным или самосинхронным стилем проектирования. Такой подход позволит проектировщику РС добиться конечных целей минимальными средствами с использованием имеющихся на рынке готовых изделий. Одной из особенностей РС является повышенное требование к уровню сбоеустойчивости и сохранению работоспособности при предельно низких питающих напряжениях. Обоим требованиям наилучшим образом удовлетворяют СС-схемы. Разработана отечественная методология проектирования цифровых СС-устройств РС на базовых кристаллах с топологическими нормами 180 нм, обеспечивающая проектирования всех классов СС-схем: не зависимых от быстродействия их элементов; не зависимых от задержек элементов и отдельных проводов, не зависимых от задержек элементов и проводов. Первый тип СС-схем позволяет использовать индикацию информационных сигналов в месте их формирования. Второй тип СС-схем требует проверки возможного нарушения самосинхронности при наличии разветвления критичных цепей и большого разброса длин цепей соответствующих сигналов в топологической реализации СС-схемы. При выявлении предпосылок к нарушению индикация критичных информационных сигналов выполняется в непосредственной близости к их приемникам. Третий тип СС-схем требует обязательной индикации всех информационных сигналов в непосредственной близости к их приемникам. Проведены исследования степени параллельности операций, выполняемых в Умножителе-Сумматоре-Вычитателе (УСВ), и разработаны оптимальные схемы поразрядной и групповой индикации составных частей УСВ и их управления. Наибольшей степенью параллельности обладает умножитель благодаря сумматорам с сохранением переноса в составе «дерева» Уоллеса. Принципы организации запрос-ответного взаимодействия составных частей умножителя, использующие поразрядную и групповую индикацию, проверены на самосинхронность (полумодулярность) с помощью программы анализа на полумодулярность БТРАН, являющейся интеллектуальной собственностью исполнителей проекта. Разработан метод спекулятивной оценки порядка нормализации суммы и разности произведения двух операндов с третьим операндом, исходя из соотношения входных операндов в старших разрядах. 24 старших разряда произведения двух первых операндов двойной точности или 12 старших разрядов произведения одинарной точности сравниваются с соответствующими разрядами третьего операнда, сдвинутого в соответствии с отношением экспонент исходных операндов. В 99,99% случаев такое спекулятивное сравнение позволяет определить порядок нормализации суммы и разности произведения и третьего операнда заранее, не прибегая к время-затратным поискам в них старших нулей, и тем самым существенно ускорить вычисление результата. Разработана методология построения СС-конвейера с переменным числом активно взаимодействующих ступеней в зависимости от соотношения входных операндов, допускающего маскирование (обход) отдельных промежуточных преобразований (доклад «Sokolov I., Stepchenkov Y., Diachenko Y., Rogdestvenski Y., Diachenko D., Plekhanov L. Self-timed pipeline with variable stage number» принят на конференцию. Conference of Russian Young Researchers in Electrical and Electronic Engineering (2023 EIConRus). Предложенный способ построения СС-конвейера с опциональным обходом одной или нескольких ступеней позволяет повысить среднюю производительность конвейера. Эффективность предложенного метода повышается с увеличением вероятности срабатывания условия обхода ступеней и числа маскируемых ступеней. Обоснован выбор типов функциональных блоков регистрового уровня для СС-реализации: регистры хранения, сдвига, кольцевые регистры, FIFO. Разработаны варианты схемотехнической СС-реализации для каждого типа выбранного функционального блока (Y. Diachenko, Y. Shikunov, N. Morozov, D. Diachenko, D. Stepchenkov, Self-Timed Storage Register Cases, IEEE 23rd International Conference of Young Professionals in Electron Devices and Materials (EDM), 2022, pp. 436-439, doi: 10.1109/EDM55285.2022.9855019; Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский, Н. В. Морозов, Д. Ю. Степченков, Д. Ю. Дьяченко. Варианты самосинхронных регистров сдвига. Системы и средства информатики, 2022. Т. 32. №3. С. 81-91. doi: 10.14357/08696527220308).

Аннотация результатов, полученных в 2023 году
В рамках работ по данному проекту в 2023 выполнены следующие исследования и получены следующие результаты: Разработана методика иерархического проектирования крупных сбоеустойчивых самосинхронных (СС) узлов (до 10000-20000 КМДП транзисторов), устойчивых к кратковременным однократным логическим сбоям. Она основана на базовых свойствах СС-схем: двухфазной дисциплине работы, избыточном кодировании информационных сигналов и обязательном подтверждении успешного завершения переключения в очередную фазу всех элементов схемы, − благодаря которым СС-схемы способны обнаружить и локализовать любую константную неисправность. Методика иерархического проектирования СС-узлов комбинационного типа заключается в последовательном выполнении этапов: 1) разработка алгоритмического описания схемы в синхронном виде; 2) отладка исходного описания схемы с помощью его моделирования с произвольными задержками формирования отдельных функций; 3) дуализации функций для избыточного кодирования внутренних сигналов; 4) десинхронизация описания схемы (замена глобального тактового сигнала локальными фазовыми сигналами управления); 5) ввод парафазного кодирования входов и выходов; 6) покрытие системы функций элементами целевой библиотеки стандартных ячеек; 7) добавление индикаторной подсхемы; 8) организация запрос-ответного взаимодействия между функциональными блоками (ФБ) в составе общей схемы, обеспечивающего строгое соблюдение принципа СС-схем. Для повышения сбоеустойчивости СС-схемы в качестве индикаторов парафазных сигналов с любым спейсером используются элементы "исключающее ИЛИ" ("неравнозначность", XOR) или "исключительное ИЛИ" ("равнозначность", NXOR). Они позволяют проиндицировать анти-спейсерное состояние парафазного сигнала как спейсерное и избежать искажения обрабатываемой информации. Реализация СС-схем с памятью требует дополнительного учета особенностей функционирования СС-триггеров. Она основана на процедурах десинхронизации описания исходной синхронной схемы и подбора наиболее подходящего СС-триггера для каждого синхронного аналога [Степченков Ю.А., Степченков Д.Ю., Дьяченко Ю.Г. и др. Замена синхронных триггеров СС-аналогами в процессе десинхронизации схемы / Системы и средства информатики, 2023. Т. 33. № 4. С. 4-15]. Для защиты последовательностных СС-устройств от сбоев используется Dual Interlocked Cell (DICE) подход и сбоеустойчивые гистерезисные триггеры. Разработана методология проектирования СС-конвейера, обеспечивающая повышение его быстродействия за счет ускорения запрос-ответного взаимодействия его ступеней [Степченков Ю.А., Дьяченко Ю.Г., Степченков Д.Ю. и др. Мультиплексируемый самосинхронный конвейер / Системы и средства информатики, 2023. Т. 33. №2. С. 4-12; Степченков Ю.А., Дьяченко Ю.Г., Морозов Н.В. и др. Оптимизация самосинхронного конвейера // Системы высокой доступности. 2023. Т. 19. № 1. С. 5–13]. Дополнительный выигрыш в быстродействии получается благодаря учету статистического характера обрабатываемой информации [Sokolov I., Stepchenkov Y., Diachenko Y. and oth. Self-Timed Pipeline with Variable Stage Number // 2023 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Russia, Jan. 23-27, 2023, pp. 152-157; Соколов И.А., Степченков Ю.А., Дьяченко Ю.Г. и др. Самосинхронный конвейер с переменным числом ступеней // Системы и средства информатики, 2023. Т. 33. №1. С. 4-13.; I. Sokolov, Y. Stepchenkov and Y. Diachenko. Self-timed Fused Multiplier-Adder Pipeline Optimization // 2023 International Russian Smart Industry Conference, Sochi, Russian Federation, 2023, pp. 60-65,]. Например, в СС-устройстве, выполняющем операцию умножения двух операндов с последующим сложением и вычитанием третьего операнда без промежуточного округления произведения (УСВ), производительность повышается за счет упрощения вычислений в ряде ступеней конвейера и укорачивания тракта обработки входных данных при выполнении соответствующих условий. Методика иерархического проектирования сбоеустойчивых СС-узлов апробирована при разработке сложных ФБ – элементов библиотеки третьего уровня и при разработке УСВ. Она подтвердила эффективность предложенных методов построения сбоеустойчивых сложных цифровых СС-устройств. Третий уровень библиотеки ячеек для проектирования сбоеустойчивых СС-схем включает типовые вычислительные устройства с повышенной сбоеустойчивостью: 16-разрядное АЛУ; умножитель 16х16; 16-разрядный (16-р) сумматор парафазных операндов с последовательным переносом; 16-р сумматор парафазных операндов с групповым ускоренным переносом; 16-р сумматор операндов с троичным кодированием; 16-р двоичный счетчик; 16-р регистр хранения парафазного операнда; 16-р регистр сдвига. Использованные в них методы повышения сбоеустойчивости маскируют большую часть логических сбоев. В пристыкованных к отчету файлах приведены описания разработанных элементов в разных форматах. Разработанные элементы третьего уровня библиотеки были протестированы с помощью подготовленных процедур тестирования и проверены на самосинхронность собственными программными средствами СС-анализа, подтвердившими их работоспособность. Приведены результаты их характеризации (LIB-файлы), полученные с помощью собственной программы САХИБ (Приложение 4 к отчету). В 2023 году была разработана модель сбоеустойчивого варианта СС УСВ, использующая методы и приемы повышения сбоеустойчивости СС-схем, указанные выше. Разработанные функционально-логические модели блоков сбоеустойчивого СС УСВ на языке описания аппаратуры Verilog представлены в Приложении 5 к отчету. Работоспособность модели сбоеустойчивого СС УСВ подтверждена результатами функционально-логического моделирования на статистически значимом наборе тестов. Сравнение полученных результатов с результатами моделирования не сбоеустойчивого варианта СС УСВ показало, что значительное повышение сбоеустойчивости УСВ привело к уменьшению его производительности на 4 – 7%. Разработан сбоеустойчивый СС-контроллер взаимодействия блоков СС УСВ на основе предложенных и апробированных принципов арбитража и мультиплексирования конкурентных путей обработки данных. Его макромодель приведена в Приложении 6 к отчету. Она воспроизводит индикаторную подсхему всего СС УСВ и схему СС-управления УСВ. Ее самосинхронность подтверждена программными средствами СС-анализа, разработанными исполнителями. Схемотехническая реализация функциональных блоков СС УСВ разработана с использованием промышленной библиотеки стандартных элементов для КМДП-технологии с проектными нормами 65 нм на языке проектирования аппаратуры Verilog в Приложении 5 к отчету. Результаты интеллектуальной деятельности, полученные в 2023 году, включают в себя также полученные патенты РФ на изобретение [Пат. 2 806 343 РФ, МПК H03K 3/00. Самосинхронный одноразрядный троичный сумматор с единичным спейсером и повышенной сбоеустойчивостью. Зацаринный А.А., Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В., Хилько Д.В.: ФИЦ ИУ РАН; опубл. 31.10.23, Бюл. № 31]; [Пат. 2 808 236 РФ, МПК H03K 3/00. Самосинхронный одноразрядный четверичный сумматор с единичным спейсером и повышенной сбоеустойчивостью. Козлов С.В., Степченков Ю.А., Дьяченко Ю.Г., Дьяченко Д.Ю., Степченков Д.Ю.; ФИЦ ИУ РАН; опубл. 28.11.23 Бюл. № 34]; [Пат. 2 808 782 РФ, МПК H03K 3/00. Самосинхронный одноразрядный четверичный сумматор с единичным спейсером. Захаров В.Н., Степченков Ю.А., Дьяченко Ю.Г., Дьяченко Д.Ю., Орлов Г.А.; ФИЦ ИУ РАН; опубл. 05.12.23 Бюл. № 34]; Положительное решение от 01.12.23 г. о выдаче патента РФ на изобретение [заявка № 2023115283 от 09.06.23. Самосинхронный одноразрядный троичный сумматор с нулевым спейсером и повышенной сбоеустойчивостью. Соколов И.А., Степченков Ю.А., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю.; ФИЦ ИУ РАН]. Полученные в ходе выполнения проекта результаты представлены в виде статей в журналах, докладов на конференциях и в полученных патентах РФ на изобретения, указанных выше.