КАРТОЧКА ПРОЕКТА ФУНДАМЕНТАЛЬНЫХ И ПОИСКОВЫХ НАУЧНЫХ ИССЛЕДОВАНИЙ,
ПОДДЕРЖАННОГО РОССИЙСКИМ НАУЧНЫМ ФОНДОМ

Информация подготовлена на основании данных из Информационно-аналитической системы РНФ, содержательная часть представлена в авторской редакции. Все права принадлежат авторам, использование или перепечатка материалов допустима только с предварительного согласия авторов.

 

ОБЩИЕ СВЕДЕНИЯ

---

Номер проекта 25-19-00508

НазваниеРазработка отечественных средств автоматизированного синтеза самосинхронных цифровых схем

Руководитель Соколов Игорь Анатольевич, Доктор технических наук

Организация финансирования, регион Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" , г Москва

Конкурс №104 - Конкурс 2025 года «Проведение фундаментальных научных исследований и поисковых научных исследований отдельными научными группами»

Область знания, основной код классификатора 09 - Инженерные науки; 09-701 - Электронная элементная база информационных систем

Ключевые слова автоматизированное проектирование, программные средства, Verilog-описание, самосинхронная схема, логический синтез, десинхронизация, индикация, верификация, надежность

Код ГРНТИ50.09.00

---

 

ИНФОРМАЦИЯ ИЗ ЗАЯВКИ

---

Аннотация
В современных условиях ограниченного доступа к импортным САПР актуальной является задача ускорения темпов разработки надежной электронной компонентной базы с использованием доверенных отечественных САПР. В настоящее время в промышленных масштабах используется отечественная САПР «Ковчег» («Научно-производственный комплекс «Технологический центр», Москва). Она обеспечивает разработку полузаказных БИС на основе базовых матричных кристаллов (БМК) в базисе синхронной (С) схемотехники. В последние годы С-схемы сталкиваются с рядом проблем из-за проблем реализации тактового "дерева" и уменьшения размеров транзисторов. Самосинхронные (СС) схемы являются перспективной альтернативой С-схем. Они свободны от недостатков С-аналогов: не используют глобальный тактовый сигнал и работают на основе запрос-ответного механизма и подтверждения окончания переключений всех элементов. Их преимуществами в сравнении с С-аналогом являются: максимально возможный диапазон работоспособности; отсутствие аппаратных и энергетических расходов на реализацию "тактового дерева"; безопасность функционирования на основе бестестовой локализации неисправностей. Данные свойства СС-схем предопределяют высокую эффективность создания надёжных изделий. Следует отметить 3 обстоятельства, препятствующие более широкому использованию СС-схем: 1) относительно большие аппаратные затраты по сравнению с С-схемами; 2) недостаточная отработанность схемотехнических решений; 3) отсутствие необходимого спектра средств САПР. Развитие технологии и снижение себестоимости транзисторов делает особенность СС-схем – повышенные затраты – несущественной (1). Предложенный командой исполнителей широкий спектр апробированных схемотехнических решений (см. раздел 1.5) позволяет существенно снизить затраты (2). Командой исполнителей разработан спектр подсистем анализа и характеризации СС-схем, которые являются необходимыми компонентами СС-САПР. Единственным препятствием для полноценного проектирования СС-изделий является отсутствие эффективной подсистемы синтеза СС-схем, не требующей от разработчика глубокого знания специфики СС-проектирования. Существуют 4 класса СС-схем: delay-insensitive (DI), работающие корректно при любых задержках в элементах и цепях; quasi-delay-insensitive (QDI), работающие корректно при любых задержках в элементах и цепях с допущением, что задержки в цепях после разветвления изохронны; speed-independent (SI), работающие корректно при любых задержках в элементах и нулевых задержках в цепях; bundled-data (BD), в которых комбинационные части (КЧ) выполнены как C-схемы, а окончание переходных процессов в КЧ подтверждается формированием сигнала на выходе цепочки элементов задержки, встроенной параллельно КЧ, из-за чего теряются главные преимущества СС-схем – корректная работа при любых задержках элементов и способность к обнаружению константных неисправностей. Существуют 2 подхода к синтезу СС-схем: использование специального языка, отличного от типовых языков описания аппаратуры, для исходного поведенческого описания СС-схемы пользователем с высокой квалификацией в области проектирования СС-схем (1) и использование существующих САПР и традиционного исходного описания С-схемы на языке Verilog (2). В рамках (2) любая С-схема автоматически преобразуется в асинхронную путем замены тактового "дерева" совокупностью запрос-ответных сигналов. Однако результатом данного подхода становятся СС-схемы BD-класса, недостатки которых описаны выше. Научная новизна проекта заключается в разработке методологии автоматизированного синтеза с последующей программной реализацией синтезатора СС-схем на базе исходного С-описания на языке Verilog с поддержкой всех классов СС-схем путем расширения стандартного маршрута проектирования С-СБИС специфичными для СС-схем этапами, не требующего от пользователя. глубоких знаний в области СС-схем. Коллективу исполнителей не известен ни один отечественный или зарубежный проект, который бы ставил перед собой такую задачу.

Ожидаемые результаты
Успешное развитие современной экономики невозможно без широкого внедрения цифровой микроэлектроники во все области жизнедеятельности человека. Цифровизация всех сторон жизни порождает сильную зависимость экономики и общества от цифровой техники, от надежности, безопасности и работоспособности аппаратуры на интегральных микросхемах. Современная микроэлектроника реализуется, в основном, на принципах синхронного управления процессами, базирующегося на глобальном тактовом "дереве". С увеличением сложности СБИС и уменьшением норм топологического проектирования растет площадь кристаллов интегральных микросхем и, как следствие, доля аппаратных затрат и энергопотребления, приходящихся на тактовое "дерево". В работе [Wei Song and Guangda Zhang. Asynchronous On-Chip Networks Fault-Tolerant Techniques // CRC Press is an imprint of Taylor & Francis Group, LLC. 2022 – 381 P., see p. XV] утверждается, что “дерево” часов может потреблять от 20% до 50% от общей мощности потребления синхронной схемы. Исключение тактового “дерева” в асинхронных процессах позволяет снизить энергопотребление [William John Bainbridge. Asynchronous_system-on-chip_interconnect // University of Manchester, Department of Computer Science, PhD. 2000 – 183 p.]. Из-за растущей задержки межсоединений, вызванной уменьшение топологических норм, синхронные многоядерные системы в настоящее время сталкиваются с критическими проблемами. При переходе к субмикронным технология задержка в проводах становится превалирующим фактором – существенно выше задержек базовых элементов - это обстоятельство существенно осложняет процедуру разводки тактового “дерева”. Существуют синхронные решения этих проблем, но решения сложны. Например в работе [Qian Ding , Graham Knight , and Terrence Mak. An Active Silicon Interposer With Low-Power Hybrid Wireless-Wired Clock Distribution Network for Many-Core Systems // IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI). SYSTEMS. 2020 – P. 2-13] предлагается новая гибридная беспроводно-проводная сеть распределения тактовых сигналов, которая предположительно может улучшить производительность распределения тактовых сигналов на чипе. Благодаря использованию встроенных конструкций беспроводного передатчика и приемника тактовых сигналов, из-за высокой разветвленности беспроводной передачи тактовых сигналов общая задержка тактовых сигналов, перекос и мощность должны быть уменьшены. Тем не менее часто проблем можно избежать без дополнительных усилий или усложнения, если использовать асинхронную методологию проектирования. Несмотря на то, что в настоящее время синхронная схемотехника составляет основу современной электронной вычислительной техники, взаимодействие вычислительных устройств уровня сложно-функциональных блоков (СФБ) и больших интегральных схем (БИС) уже давно использует бестактовую запрос-ответную дисциплину: асинхронную, использующую обмен информацией о завершении обработки данных, и самосинхронную, реализующую подтверждение готовности и корректности результата обработки данных. В качестве примера можно привести ряд системных и периферийных интерфейсов: UNIBUS [General UNIBUS information – URL: https://www.pdp-11.nl/unibus-sys/unibus-intro.html#description], VME [VMEbus. Specification Manual, VMEbus Manufacturers Group, (1982).], Futurbus [FUTUREBUS : Specifications for Advanced Microcomputer Backplane Buses, IEEE Computer Society Press, (November 1983)], SCSI [Small Computer System Interface (SCSI), American National Standards Institution, (1986)] и т.д. Именно поэтому при выборе интерфейса между компонентами систем на кристалле и сетей на кристалле, как правило, предпочтение отдается асинхронному типу [Wei Song and Guangda Zhang. Asynchronous On-Chip Networks Fault-Tolerant Techniques // CRC Press is an imprint of Taylor & Francis Group, LLC. 2022 – 381 P]. Разработчики синхронных схем вынуждены закладывать в проектируемые синхронные СБИС "запас прочности", рассчитанный на наихудший, с точки зрения параметров компонентов схемы и условий окружающей среды, случай, и избыточность аппаратуры, обеспечивающую ее работоспособность в изменяющихся условиях эксплуатации и в процессе старения. Развитие СС-аппаратуры, свободной от перечисленных недостатков синхронных аналогов, гарантирующей надежное функционирование при любых предельных условиях эксплуатации и характеризующейся повышенной устойчивостью к логическим сбоям, в настоящее время тормозится из-за недостаточно развитых средств автоматизации проектирования СС СБИС и отсутствия достаточного количества квалифицированных разработчиков СС-схем. Предлагаемая система автоматизированного синтеза цифровых СС-схем должна решить следующие задачи: - упрощение и ускорение разработки цифровых СС-схем любой сложности на основе синхронного описания алгоритма функционирования схемы на языке Verilog; - создание инструмента для обучения разработчиков СС-схем; - адаптация разработчиков синхронных СБИС к стилю проектирования СС-схем и обучение их принципам корректного построения СС-схем разного типа. Можно выделить четыре класса СС-схем [J. Sparsø. Introduction to Asynchronous Circuit Design. DTU Compute, Technical University of Denmark. 2020. URL: https://backend.orbit.dtu.dk/ws/files/ 215895041/JSPA_async_book_2020_PDF.pdf ]: - нечувствительные к задержкам (delay-insensitive, DI), работающие корректно при любых задержках в элементах и цепях; - квази-нечувствительные к задержкам (quasi-delay-insensitive, QDI), работающие корректно при любых задержках в элементах и цепях с допущением, что задержки в цепях после разветвления изохронны; - не зависящие от скорости (speed-independent, SI), работающие корректно при любых задержках в элементах и нулевых задержках в цепях; - со связанными данными (bundled-data, BD), работающие корректно при выполнении предположения об ограниченности и пропорциональности задержек в элементах и цепях и теряющие из-за этого основные преимущества СС-схем – корректная работа при любых задержках элементов и способность к обнаружению константных неисправностей. Использование традиционного синхронного описания алгоритма работы синтезируемой схемы на поведенческом уровне облегчает формулирование задания на синтез. Эвристические методы и средства реализации запрос-ответного взаимодействия, формализованные в программных средствах системы синтеза СС-схем, гарантируют корректность используемых архитектурных и схемотехнических решений и обеспечивают строгое соответствие особенностей функционирования синтезированной схемы заданному алгоритму работы. Ориентация на интеграцию специфических этапов проектирования СС-схем в имеющуюся отечественную промышленную САПР синхронных СБИС "Ковчег" ("Технологический центр", Зеленоград) обеспечивает решение задачи создания современного технологического базиса проектирования и производства высоконадежных интегральных микросхем в рамках направления импортозамещения и независимости от западных технологий и программных средств. Использование полузаказного базиса проектирования и изготовления СБИС упрощает и ускоряет разработку и отладку архитектурных решений современных СБИС уровня "система на кристалле". Разработчики СС-схем, оставаясь в рамках стандартной САПР синхронных СБИС, получат возможность создавать проектируемую схему или ее отдельные функциональные узлы в базисе СС-схемотехники с целью достижения требуемых потребительских характеристик. В результате выполнения предлагаемого проекта отечественные САПР цифровых СБИС, например, "Ковчег", получит новое качество – способность эффективно проектировать не только синхронные, но и СС-схемы в зависимости от критериев качества, установленных техническим заданием на проектирование СБИС. Качество синтезируемых СС-схем: их строгое соответствие принципам проектирования СС-схем и обладание всеми положительными свойствами, выгодно отличающими их от синхронных аналогов, – будет гарантироваться базовыми методами и алгоритмами разработки СС-схем, являющимися продуктом отечественной науки ["Варшавский В. И. и др. Автоматное управление асинхронными процессами в ЭВМ и дискретных системах. – М.: Наука, 1986. 400 с."; "Zakharov V., Stepchenkov Y., Diachenko Y., Rogdestvenski Y. Self-Timed Circuitry Retrospective // Int. Conf. Engineering Technologies and Computer Science (EnT), 2020, pp.58-64. DOI:10.1109/EnT48576.2020.00018"]. В результате выполнения работ по проекту должны быть созданы средства автоматизированного синтеза СС-микросхем из исходного Verilog-описания синхронного аналога на любом уровне абстракции: поведенческом, регистровых передач, функциональном, – в базисе библиотеки стандартных ячеек, расширенной СС-элементами, а также комплект эскизной программной документации на них. Разработанные программные средства должны гарантировать их интеграцию в промышленные САПР цифровых СБИС, прежде всего – в САПР "Ковчег", обеспечивающей проектирование и изготовление опытных и серийных образцов СБИС на основе освоенной в производстве серии БМК 5529 сложностью до 4 миллионов условных вентилей. В настоящее время в свободном доступе имеется несколько зарубежных инструментов автоматизированного проектирования СС-схем: - Balsa ["Edwards D., Bardsley A., Jani L., Plana L., Toms W. Balsa: A Tutorial Guide. The University of Manchester, Manchester, U.K., 2006"], представляющий собой одновременно и систему проектирования асинхронных схем, и язык их описания; - Petrify [Cortadella J., Kishinevsky M., Kondratyev A., Lavagno L., Yakovlev A. Petrify: a tool for manipulating concurrent specifications and synthesis of asynchronous controllers // Conference on Design of Circuits and Integrated Systems. DCIS96, 1996, pp. 205-210"], предназначенный для синтеза управляющих SI-схем из сигнальных графов; - Workcraft [Poliakov I., Sokolov D., Mokhov A. Workcraft: a static data flow structure editing, visualization and analysis tool. https://link.springer.com/chapter/10.1007/978-3-540-73094-1_30"] – интернет-ресурс с возможностью он-лайн синтеза СС-схем. Однако они используют специальные языки поведенческого описания СС-схемы, ориентированы на пользователя, владеющего достаточным багажом знаний в области СС-схемотехники, и не всегда гарантируют получение адекватного результата: "Необходим некоторый опыт в проектировании СС схем прежде, чем даже умелый разработчик синхронных схем сможет эффективно использовать систему Balsa. Balsa не гарантирует корректности системы в целом, даже при корректном построении схемы" [I. Sparso and S. Furber, Principles of Asynchronous Circuit Design: A Systems Perspective. Kluwer Academic Publishers, 2001. 337 p. DOI:10.1007/978-1-4757-3385-3]. Предлагаемая система синтеза СС-схем реализует другой подход, опирающийся на использование существующих САПР синхронных схем, которые дополняются этапами проектирования, специфичными для СС-схем. В рамках него любая синхронная схема автоматически преобразуется в асинхронную путем замены исходного глобального тактового "дерева" схемой управления запрос-ответным взаимодействием. Этот подход активно исследуется в зарубежных публикациях, например ["Fiorentino M., Thibeault C., Savaria Y. Introducing Key Ring self-timed microarchitecture and timing-driven design flow // IET Computers & Digital Techniques. 2021. No 15. P. 409-426. DOI: 10.1049/cdt2.12032"; "Yoshikawa S., Sannomiya S., Iwata M., Nishikawa H. Pipeline Stage Level Simulation Method for Self-Timed Data-Driven Processor on FPGA // 2020 8th International Electrical Engineering Congress (iEECON). 2020. P. 1-5. DOI: 10.1109/iEECON48109.2020.229515"]. Однако все известные методы, реализующие этот подход, ограничиваются только начальным этапом синтеза СС-схем – десинхронизацией: выявлением структуры конвейера и заменой тактового "дерева" совокупностью запрос-ответных сигналов, организующих запись результатов обработки данных ступенями конвейера, реализованными как BD-схемы, в регистры, идентичные синхронным. Процедура синтеза в известных работах чрезмерно упрощена и ограничена: - процедура синтеза комбинационной части (КЧ) СС-конвейера заменена синтезом синхронной реализации КЧ и добавлением параллельно ей цепочки элементов задержки, играющей роль детектора завершения переключения КЧ СС-схемы в текущую фазу работы; - нет выявления в исходном описание разнообразных схем с памятью: отдельных триггеров для хранения условий обработки данных в КЧ (тип операции, режим округления и т.д.), отдельных счетчиков, регистров сдвига и т.д., – реализация которых в СС-базисе специфична и требует особого подхода для получения эффективных схемотехнических решений; - не реализован синтез записи результатов КЧ в выходной регистр, учитывающий многообразие СС-кодирования результата обработки данных в КЧ: парафазное, бифазное, унарное; - не реализована специфика трех других типов СС-схем (DI, QDI, SI); - не реализована процедура синтеза постоянной СС-памяти; - не реализована процедура первичной СС-установки элементов памяти сразу после подачи питания на СС-схему. В результате в известных методах синтеза получаются СС-схемы BD-класса, не обладающие жизненно важными преимуществами действительно СС-схем. Они позволяют сократить аппаратные затраты в ущерб надежности работы СС-схем. Дальнейшее развитие системы СС-синтеза позволит расширить область ее применения за счет обеспечения возможности ее интеграции в любую промышленную САПР цифровых микросхем в КМДП-технологии, в том числе и заказной. Внедрение указанных средств проектирования должно обеспечить возможность разработки отечественными дизайн-центрами, промышленными предприятиями и вузами цифровых полузаказных (на БМК) и заказных КМДП-микросхем в базисе СС-схемотехники, обладающих способностью надежно работать в экстремальных и нестабильных условиях эксплуатации. Конечными потребителями разработанных средств синтеза СС-схем являются дизайн-центры, конструкторские бюро и промышленные предприятия, специализирующиеся на разработке современной РЭА, а также вузы при подготовке разработчиков микросхем и РЭА. Кроме того, создание отечественных средств автоматизированного проектирования СС-схем существенно расширит круг потенциальных разработчиков микросхем любого типа: синхронных и самосинхронных. Благодаря этому высокотехнологичные отрасли получат импульс развития за счет возможности применения новых типов микросхем. Разработанные средства проектирования позволят создать новые рабочие места разработчиков специализированных микросхем и РЭА на их основе. Следует также отметить, что предлагаемая система логического синтеза СС-схем обеспечит ускорение разработки цифровых микросхем в базисе СС-схемотехники, обладающих рядом неоспоримых преимуществ в сравнении с синхронными аналогами: - максимально широким диапазоном работоспособности по напряжению питания и температуре окружающей среды, совпадающим с областью, в которой физически сохраняется переключательная способность КМДП-транзисторов – основной технологической базы изготовления современных СБИС, - меньшим энергопотреблением при невысокой частоте использования СС-аппаратуры для выполнения заложенных в нее функций, - повышенной надежностью – устойчивостью к логическим сбоям и способностью к обнаружению и локализации отказов. Конкретные научно-технические результаты реализации данного проекта заключаются в следующем: - разработке методологии автоматизированного синтеза СС-схем на базе их исходных синхронных описаний; - расширении библиотеки стандартных ячеек для проектирования синхронных и СС СБИС в САПР "Ковчег" («Научно-производственный комплекс «Технологический центр», Москва), - создании программных средств, обеспечивающих автоматический синтез СС-схемы на основе исходного поведенческого описания синхронного аналога на языке высокого уровня описания аппаратуры Verilog в базисе заданной библиотеки стандартных ячеек, - разработке программных средств формализованного анализа топологической реализации синтезированной схемы на самосинхронность, - интеграции разработанных программных средств в САПР "Ковчег", - публикации результатов разработки программных средств в рецензируемых журналах и трудах конференций, - регистрации разработанных программных средств в Государственном фонде алгоритмов и программ. Итоговые испытания разработанных программных средств в составе САПР "Ковчег" планируется провести на базе "Научно-производственного комплекса «Технологический центр», имеющего богатый опыт проектирования синхронных и СС-схем для отечественных заказчиков.

---

 

ОТЧЁТНЫЕ МАТЕРИАЛЫ

---